1.概述

1.1蘇州PCB電路板SMT貼片廠家13328056922昆山精鼎電子在PCB設計中，濾波既包括專門的信號濾波器的設計，也包括大量電源濾波電容的使用。濾波是必不可少的：

1.2一方面，通過其它方式并不能完全抑制進出設備的傳導噪聲，當電氣信 號進出設備時，必須進行有概述

1.3在PCB設計中，濾波既包括專門的信號濾波器的設計，也包括大量電源濾波電容的使用。濾波是效地濾波:

另一方面，集成芯片的輸出狀態的變化或其它原因會使芯 片供電電源上產生一定的噪聲，并影響該芯片本身或其它芯片的正常工作。下圖例子說明了電源濾波電容的作用。

無濾波電容方案：IC1的輸出由0變到1時，需要電源VCC對電容C充電(dI)來實現，電源供電回路上對于脈沖充電電流存在等效電感L，當電流變化時，就會在等效電感L上產生電壓△V。

△V一方面可以引起電路功能失效 , 另一方面是主要的輻射源 , 引起單板輻射增大 , 為了消除 上述影響, 采用濾波電容可以解決, 改進后的電路如上圖的右邊。

濾波電容方案：當IC1的輸出由0到1變化時，不再是通過VCC提供dI，而是通過濾波電容C2的 放電來提供所需要的瞬時電流，完成電路的邏輯轉換，這樣就可以避免電源線上等效電感L而引起 的電源噪聲。

2. 濾波器件

2.1 概述

常用的濾波器件有很多種，包括電阻、 電感、電容、鐵氧體磁珠等。阻、容、感的評率特性和等效電路如下表：

2.1.1 電阻

電阻不能單獨用來做濾波的用途，它一般與電容結合起來組成RC濾波網絡使用。

2.2.2 濾波電路的布局與布線

濾波電路在布局布線時必須嚴格注意。

(1） 濾波電路的地應該是一個低阻抗的地，同時不同的功能電路之間不能存在共地阻抗；

(2） 濾波電路的輸入輸出不能相互交叉走線，應該加以隔離；

(3） 在濾波電路的設計中，同時應該注意使信號路徑盡量短、盡量簡潔；盡量減小濾波電容 的等效串聯電感和等效串聯電阻；

(4） 接口濾波電路應該盡量靠近接插件。

2.3 電容在PCB的EMC設計中的應用

2.3.1 濾波電容的種類

電容在PCB 的EMC設計中是使用最為廣泛的器件 。 電容按功能的不同可以分為三種 ：1）去耦 (Decouple）：打破系統或電路的端口之間的耦合，以保證正常的操作；

2）旁路 (Bypass）：在瞬態能量產生的地方為其提供一個到地的低阻抗通路。是良好退耦的必 備條件之一；

3）儲能 (Bulk）：儲能電容可以保證在負載快速變到最重時電壓不會下跌。

2.3.2 電容自諧振問題

我們用來濾波的電容器并不是理想的電容器 , 在系統中實際表現為理想電容與電感和電阻的 串聯 。

多層電容器 (Muti-Layer Capacitor） 在裝配到PCB板上時會產生將近5nH的寄生電感, 再加上 約30m歐的引線電阻 , 其頻率特性表現為如所示的曲線 。濾波電容將不是理想的低通濾波 器, 實際的插入損耗特性表現為以自諧振點為中心的帶通濾波電路。

兩個電容串聯時，由于ESL(等效串聯電感）和ESR(等效串聯電阻）的存在，會產生反諧振問題。圖8給出了電容并聯的等效原理圖，給出了它們的真實的幅度-頻率特性。

，在將近15MHz到175MHz的一個較寬的頻帶內，并聯電容的阻抗比單獨一個大電容的阻抗要來的大，由于兩電容產生了諧振，在150MHz處產生了一個阻抗的峰值，系統其他部分 在該頻率范圍內產生的能量只能有很少的一部分被旁路到地平面。所以，在反諧振點處（即150Mhz附近）的EMI問題會比較嚴重，因此在選擇并聯去耦電容時，需要合理的選擇電容，以盡可能壓低發諧振點處的阻抗。

2.2.3 ESR對并聯電容幅頻特性的影響

所示的阻抗的峰值與電容器的ESR的值成反比，隨著單板設計水平與器件性能的提高，并聯電容的阻抗的峰值將會隨著ESR的減小而增加 , 并聯諧振峰值的形狀與位置取決于PCB板的設計與電容的選擇。

有幾條原則應該了解：

1）隨著ESR的減小，諧振點的阻抗會減小，但反諧振點的阻抗會增大；

2）n個相同電容并聯使用時，最小阻抗可能小于ESR/n；

3）多個電容并聯時, 阻抗并不一定發生在電容的諧振點；

4）對于給定數量的電容器，比較好的選擇是電容值在一個較大的范圍內均勻展開，各個電容值的ESR適中：比較差的選擇是僅有少量的電容值，而且電容的ESR都非常小。

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2.3.4 ESL對并聯電容幅頻特性的影響

電容封裝和結構不同, ESL也不同, 幾種典型封裝電容的ESL如下表所示——幾種典型封裝的電容的ESL：

電容的ESL與電容值一起決定電容器的諧振點與并聯電容器的反諧振點的頻率范圍。在實際 的設計中，應該盡量選用ESL小的電容器。

2.3.5 電容器的選擇

對于RF設計而言，陶瓷電容器、聚酯纖維電容器和聚苯乙烯薄膜電容器都是很好的選擇。

對于EMI濾波器來講，對電容器的介質材料要求并不高，常見的X7R、Y5V和Z5U等松散介質都是不錯的選擇：通常絕對的電容值、電容器的溫度系數、電壓變化系數等并不重要。

不同種類、不同容值的電容濾波范圍是不同的，下面是典型的插入損耗比對效果：

同為0805封裝的貼片陶瓷電容，0.01UF的電容比0. 1UF的電容具有更好的高頻濾波特性：建議板極工作頻率高于50MHZ的單板(如傳輸、MUSA的多數單板）全部使用 0.01UF的濾波電容，而不是我們目前大量采用的0. 1UF的濾波電容。

2.3.6 去耦電容與旁路電容的設計建議

1）以供應商提供的產品資料上的自諧振特性為基礎選擇電容，使之符合設計的時鐘速率與

噪聲頻率的需要。

2）在所需要的頻率范圍內加盡可能多的電容。例如, 圖9所示的22nF的電容的自諧振頻率將近為11 MHz，有用的阻抗(＜1歐姆）范圍為6M~40MHz, 你可以在該頻帶范圍內加盡可能多的電容，以達到需要退耦的水平。

3）在盡可能靠近IC每個電源管腳的地方，至少放一個去耦電容器，以減小寄生阻抗。

4）旁路電容與IC盡可能放在同一個PCB平面上。 圖11給出了一個示例。圖11有一個需要特別注意的地方：在兩種布局中，Vcc網絡都只有一個點連到Vcc平面。這樣做，使得IC內外的噪聲都必須通過這個唯一的過孔走到電源平面上去，過孔的附加阻抗幫助避免了噪聲向系統其余部分的擴散。

5）對于多時鐘系統可以將電源平面作圖11所示的分割，對每一個部分使用一種正確容值的電容器，被狹縫分隔的電源平面將一部分的噪聲與其他部分的敏感器件分隔開來，同時提供了電容值的分離；

6）對于時鐘頻率在一個較寬的范圍內變化的系統，旁路電容的選擇甚為困難。一個較好的解決方法是將兩個容值上接近2：1的電容并聯放置，這樣做可以提供一個較寬的低阻抗區，和一個較寬的旁路頻率，圖12給出了這種搭配的一個例子，可以看到，阻抗峰值仍然產生了，但卻小于1.5歐，而可用的頻率范圍(阻抗小于1.5歐）則擴展到將近3.25MHz到100MHz的范圍，這種多退耦電容的方法只在一個單獨的IC需要一個較寬的旁路頻率范圍而且單個電容無法達到這一頻帶 時才使用。而且，容值必須保持2：1的范圍內，以避免阻抗峰值超過可用的范圍。

(注，以上適用對象為信號端的濾波，對于電源去藕電容不能類推）。

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2.3.7 儲能電容的設計

儲能電容可以保證在負載快速變到最重時供電電壓不會下跌。儲能電容可分為板極儲能電容、器件級儲能電容兩種：

1）板極儲能電容：保證負載快速變到最重時，單板各處供電電壓不會下跌。在高頻、高速單板（以及條件允許的背板），建議均勻排布一定數量的較大容值的鉭電容 (1uf、10uf、 22uf、33uf），以保證單板同一電壓的值保持一致。

2）器件級儲能電容：保證負載快速變到最重時，器件周圍各處供電電壓不會下跌。對于工作頻率、速率較高、功耗較大的器件，建議在其周圍排放1一4個較大容值的鉭電容 (1uf、10uf、22uf、33uf）, 以保證器件快速變換時其工作電壓保持不變。

儲能電容的設計應該與去耦電容的設計區別開來。有以下設計建議：

1）當單板上具有多種供電電壓時，對一種供電電壓 儲能電容仍然只選用一種容值的電容器一般選用表貼封裝的Tantalum電容 (鉭電容），可以根據需要選擇10uf、22uf、33uf等；

2）不同供電電壓的芯片構成一個群落，儲能電容在這個群落內均勻分布（原因：通常芯片在設計的時候考慮到了電源和地引腳的排列位置，一般都均勻分布在芯片的四個區域。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區域均勻去耦。如果沒有均勻擺放，由于存在去耦半徑的問題，那么就不能對芯片下部的電壓擾動很好的去耦。），如下圖所示：

2.3.8 濾波電容的打孔

在我們常規設計中對濾波電容fanout時，要從pin拉出一小段粗引出線，然后通過過孔和電源平面連接，接地端也是同樣。fanout過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。濾波電容的fanout方式如下圖所示，濾波電容靠近電源pin放置。